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반도체 소자 초미세화를 앞당길 기술 가능성[이데일리 강민구 기자] 국내 연구진이 국제전기전자기술자협회(IEEE)에서 2037년까지 전망한 반도체 기술 수준을 넘어서는 극소형 반도체 소자를 구현했다.이를 통해 다양한 초저전력 고성능 전자기기를 개발할 가능성을 제시했다.
최근 반도체 소자 소형화가 물리적 한계에 직면하면서 2차원 반도체를 활용한 연구가 전 세계적인 기초·응용 연구로 주목받고 있다.2차원 반도체 물질은 얇은 두께에서도 우수한 반도체 특성을 나타내 차세대 반도체 산업의 핵심 소재로 손꼽힌다.다만 기술적으로 2차원 반도체 내 전자의 이동을 수 나노미터 이하의 크기인 극한까지 줄일 수 있는 공정 기술은 없어,룩 뜻이를 집적회로로 확장하는 것은 불가능에 가까웠다.
집적도는 반도체 칩 안에 소자가 얼마나 조밀하게 들어가 있는지를 나타내는 척도이다.집적도가 높을수록 공정 단가가 낮아지고 더 많은 데이터를 빠르게 처리할 수 있다.칩을 구성하는 소자의 크기는 점점 작아져야 한다.기존 반도체 공정은 실리콘칩 표면에 원하는 패턴을 빛으로 그리는 리소그래피 공정을 통해 집적도를 결정하는데 원자 크기 정도의 극한으로 줄이는 것은 기술적으로 불가능에 가깝기에 차세대 반도체 공정에서 리소그래피의 한계를 극복할 수 있는 새로운 기술이 필요했다.
연구팀은 2차원 반도체인 이황화몰리브덴(MoS2)의 거울 쌍정 경계가 폭이 0.4나노미터(nm)에 불과한 1차원 금속임에 영감을 얻어 이를 반도체 소자의 게이트 전극으로 활용했다.
리소그래피 없이 게이트 길이가 원자 크기 수준인 1차원 금속 기반의 반도체 소자를 구현한뒤 극소형 반도체 소자가 기반이 되는 논리 회로를 제작했다.이 반도체 소자는 단순한 구조와 좁은 게이트 길이 덕분에 기존 전자 장치의 회로에 존재하는 원치 않는 정전 용량을 최소화해 회로 성능을 향상시켰다.
연구팀의 성과는 기초물질과학 측면에서도 중요한 의미를 갖는다.반데르발스 에피 성장법을 통해 이황화몰리브덴 결정이 만나는 경계면을 원자 하나 수준 크기의 오차도 허용하지 않고 일렬로 정렬해 완벽한 직선 형태의 1차원 금속상의 거울 쌍정 경계를 구현했다.합성된 1차원 거울 쌍정 경계는 수십 마이크로미터 규모이며,룩 뜻이것이 균일하고 안정적인 1차원 금속상임을 최초로 규명했다.
IEEE에서 보고하는 국제 디바이스 시스템 로드맵에서는 집적도 측면에서 2037년까지 0.5nm 수준의 반도체 기술을 전망하며 12nm 이하의 트랜지스터 게이트 길이를 요구한다.
연구 결과는 1차원 거울 쌍정 경계로 인해 변조되는 채널 영역이 약 3.9nm인 것을 입증해 실직적인 게이트 길이가 수 nm 수준임을 확인했다.산업 기술적 전망치를 넘어선 결과이다.
조문호 연구단장은 “반데르발스 에피 성장으로 구현한 1차원 금속상은 새로운 물질 공정”이라며 “초미세 반도체 공정에 적용돼 다양한 저전력 고성능 전자기기 개발의 원천기술이 될 것으로 기대한다”고 말했다.
연구결과는 국제학술지‘네이처 나노테크놀로지(Nature Nanotechnology)’에 3일자로 게재됐다.
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