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실리콘 포토닉스,BSPDN 등 차세대 기술 도입 일정 미뤄져
“TSMC 뛰어넘을 확실한 무기 부재”
삼성전자가 9일‘삼성 파운드리 포럼 2024′에서 차세대 공정 로드맵을 공개했지만,반도체 업계의 반응은 미온적이다.TSMC와 인텔을 앞서나갈 확실한 무기가 보이지 않는 데다 실리콘 포토닉스,후면전력공급기술(BSPDN) 등 차세대 기술 도입이 2027년 이후로 밀리면서 경쟁사보다 2~3년 뒤처지는 것이 아니냐는 지적도 나온다.
이날 열린 행사에서 최시영 삼성전자 파운드리사업부 사장은 “실리콘 포토닉스 기술은 칩 효율성과 성능을 극대화하기 때문에 데이터센터와 같은 고속 전송이 필요한 영역에서 신호 손실을 최소화하고 발열 문제를 해결할 수 있다”며 “이 기술은 2027년까지 준비할 것”이라고 말했다.
실리콘 포토닉스는 기본 반도체 신호 전달 방식을 전기에서 전자·빛으로 구현한 광자(Photon)로 바꾼 기술이다.광자를 활용하면 이론상 데이터 전송 속도를 기존 대비 수십 배 이상 빠르게 할 수 있다.뿐만 아니라 데이터 최대 전송 거리,두산 베어스 슬롯전력 효율성 등도 향상시킬 수 있다.TSMC,인텔도 해당 기술의 상용화를 위해 적극적인 투자에 나서고 있다.
대만 현지 매체에 따르면 TSMC의 경우 엔비디아,두산 베어스 슬롯브로드컴 등과 협력해 실리콘 포토닉스 및 패키징 기술을 공동 개발하고 있다.관련 기술 개발을 위해 200명 이상의 직원으로 구성된 연구개발(R&D)팀도 구성한 것으로 알려졌다.매체에 따르면 TSMC의 실리콘 포토닉스 기술은 이르면 내년에 양산 단계에 진입할 것으로 알려졌다.
인텔은 세 기업 중 가장 빠르게 실리콘 포토닉스를 활용하고 있다.최근 인텔은 미국 샌디에이고에서 개최된 광통신 전시회‘OFC 2024(Optical Fiber Communication Conference 2024)’에서 업계 최초로 완전 통합 광학 컴퓨트 인터커넥트(OCI·Optical Compute Interconnect) 칩렛을 인텔 중앙처리장치(CPU)에 패키징해 실시간 데이터를 실행하는 최첨단 기술을 시연했다.
인텔이 선보인 OCI 칩렛은 각 방향으로 32Gbps 데이터 전송 64채널을 지원하도록 설계됐으며 더 높은 대역폭,더 낮은 전력 소비,더 긴 도달 거리를 기록했다.인텔 관계자는 “인텔은 실리콘 포토닉스의 선두주자”라며 “연구소에서 25년 넘게 연구를 해왔으며 높은 신뢰성을 갖춘 제품을 클라우드 업체에 대량으로 제공한 최초의 기업”이라고 설명했다.
삼성전자는 2나노 이하 최첨단 칩을 구현하는 데 필수적으로 도입될 것으로 전망되는 후면전력공급(BSPDN) 기술도 인텔,TSMC보다 2년 이상 뒤처진 것으로 보인다.이날 최 사장은 “BSPDN은 고성능,두산 베어스 슬롯저전력을 필요로 하는 모든 고객사에게 최적의 선택이 될 것”이라며 “2027년에나 상용화가 가능하다”고 했다.일각에서는 2나노 공정이 시작되는 내년부터 도입될 것이라는 관측이 제기됐지만,기대보다 상용화 시점이 늦춰진 것이다.
BSPDN은 전력선을 웨이퍼 뒷면에 배치,두산 베어스 슬롯회로와 전력 공급 공간을 분리하면서 전력 효율을 최대치로 끌어올리는 한편 반도체 성능도 높일 수 있는 기술이다.전체 칩 면적을 줄이는 데에도 효과적이다.특히 모바일 애플리케이션프로세서(AP) 생산 과정에서 칩 사이즈 소형화에 기여할 것으로 보인다.
인텔은 이미‘파워비아’라는 이름으로 후면전력공급 기술 상용화 계획을 밝힌 바 있으며,올해 말 선보이는 20A(2나노급) 공정에 파워비아를 도입한다.인텔이 올 4분기 선보일 데스크톱 PC용 프로세서‘애로레이크’는 20A 공정에서 생산되며,두산 베어스 슬롯파워비아가 적용된다.
현지 외신 등을 종합하면 TSMC 역시‘N2P’공정에 적용될 예정이며,내년부터 양산에 돌입할 예정이다.N2P는 3나노 공정‘N3E’대비 클럭 수는 15~20% 향상되고 소비 전력은 30~40% 절감되는 등 성능을 비약적으로 끌어올린 공정으로 알려졌다.현장에 참석한 한 업계 관계자는 “현재 삼성 파운드리는 TSMC나 인텔을 앞서갈 확실한 무기가 없어보인다”며 “선행 기술 투자에 더 적극적으로 나서야 할 시기”라고 지적했다.
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