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1차원 거울 쌍정 경계 게이트를 활용한 초극소형 트랜지스터와 이들의 집적회로 
국제전기전자기술자협회(IEEE)에서 2037년까지로 전망한 반도체 기술 수준을 월등히 넘어서는 극소형 반도체 소자가 국내에서 구현됐다.
기초과학연구원(IBS·원장 노도영)은 조문호 반데르발스 양자 물질 연구단장(포스텍 교수)팀이 원자 크기 수준으로 작은 1차원 금속(전자가 1차원 공간 내에서 움직일 수 있는 전도 경로를 가진 금속) 물질을 2차원 반도체 기술에 적용해 새로운 극소형 반도체 소자를 구현했다고 3일 밝혔다.
이는 차세대 반도체 기술을 여는 돌파구로,dut 테스트다양한 저전력 고성능 전자기기 개발 원천기술이 될 전망이다.
최근 반도체 소자 소형화가 물리 한계에 직면하면서 2차원 반도체를 활용한 연구가 주목받고 있다.2차원 반도체 물질은 얇으면서 우수한 반도체 특성을 나타낸다.다만 2차원 반도체 내 전자 이동을 수 나노미터(㎚) 이하까지 줄일 수 있는 공정 기술은 없어,dut 테스트이를 집적회로로 확장하는 것은 불가능에 가까웠다.
기존 반도체 공정은 실리콘칩 표면에 원하는 패턴을 빛으로 그리는 리소그래피 공정으로 집적도를 결정한다.원자 크기 정도 극한으로 줄이는 것은 불가능에 가깝기에 차세대 반도체 공정에서 리소그래피 한계를 극복할 새로운 기술이 필요했다.
연구팀은 2차원 반도체인 이황화몰리브덴(MoS₂)의 거울 쌍정 경계(서로 거울 대칭인 두 결정립이 만나 형성되는 결정립계)가 폭이 0.4㎚에 불과한 1차원 금속임에 영감을 얻어,dut 테스트이를 반도체 소자 게이트 전극(전류 흐름을 스위칭하거나 증폭하는 전극)으로 활용했다.
리소그래피 없이 게이트 길이가 원자 크기 수준인 1차원 금속 기반 반도체 소자를 구현,dut 테스트극소형 반도체 소자가 기반이 되는 논리 회로 구현에도 성공했다.
이 반도체 소자는 단순 구조와 좁은 게이트 길이 덕에 기존 전자 장치 회로에 존재하는 원치 않는 정전 용량을 최소화해 회로 성능을 크게 향상시켰다.
이 성과는 기초물질과학 측면에서도 중요한 의미를 갖는다.반데르발스 에피 성장법(성장 물질이 기판의 결정 방향을 따라 기판과 반데르발스 힘으로 결합되면서 성장하는 방법)으로 MoS₂ 결정이 만나는 경계면을 원자 하나 수준 크기 오차도 허용하지 않고 일렬로 정렬해,dut 테스트완벽한 직선 형태의 1차원 금속상 거울 쌍정 경계를 구현했다.합성된 1차원 거울 쌍정 경계는 수십 마이크로미터(㎛) 규모며,연구진은 이것이 균일하고 안정적인 1차원 금속상임을 최초로 규명했다.
IEEE에서 보고하는 국제 디바이스 시스템(IRDS) 로드맵에서는 집적도 측면에서 2037년까지 0.5㎚ 수준 반도체 기술을 전망하며 12㎚ 이하 트랜지스터 게이트 길이를 요구한다.이번 연구 성과는 1차원 거울 쌍정 경계로 인해 변조되는 채널 영역이 약 3.9㎚인 것을 입증해 실직적인 게이트 길이가 수 ㎚ 수준임을 확인했다.전망치를 월등히 넘어,반도체 소자 초미세화를 앞당길 핵심 기술이 될 수 있다.
조문호 단장은 “반데르발스 에피 성장으로 구현한 1차원 금속상은 새로운 물질 공정으로서 초미세 반도체 공정에 적용되어 향후 다양한 저전력 고성능 전자기기 개발의 원천기술이 될 것으로 기대된다.”라고 언급했다.
이번 연구는 네이처 나노테크놀로지에 3일 게재됐다.
