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SK하이닉스는 지난 4일(현지시간) 대만 타이베이 난강전람관에서 개최된 컴퓨텍스 2024에 참가해 36GB(기가바이트) 12단 HBM3E를 전시했다. [디지털데일리 고성현 기자] 오픈AI의 챗GPT로 시작된 인공지능(AI) 열풍 이후 반도체 업계의 관심사도 AI에 집중되고 있습니다.AI 구현 핵심인 반도체 칩 주도권을 잡기 위한 경쟁이 늘어나고 있죠.비교적 저렴하면서도 높은 성능을 갖춘 칩을 얼마나 빠르게 만들어내느냐가 현재 업계의 최대 과제로 꼽힙니다.
칩 주도권을 유지하려는 반도체 업계의 가장 큰 난제는 칩의 발전 속도였습니다.AI 등 차세대 서비스가 빠른 속도로 고도화되고 있지만 이를 구현할 수 있는 고성능 칩의 수급이 그 속도를 따라잡지 못했죠.반도체 회로 집적에 물리적 한계가 찾아오면서 수율이 크게 떨어지는 데다,칩 개발·양산 비용이 기하급수적으로 상승한 탓입니다.이에 따라 '2년마다 칩 집적도가 두 배씩 증가한다'는 무어의 법칙이 깨질 수 있다는 전망이 나오기도 했죠.
반도체 성능 향상을 의미하는 이 법칙의 수명을 연장한 것이 첨단 패키징,이종접합(Heterogeneous Integration) 기술입니다.각각의 웨이퍼 내 다이(Die)가 개별적으로 패키징됐던 과거와 달리,여러 다이를 하나로 묶은 기술이 발전하면서 그동안 이어져 온 반도체 칩 발전 역사도 지속될 것이라는 의미입니다.
이러한 이종접합 패키징의 문을 연 것은 전세계 1위 파운드리 업체 TSMC입니다.회로 선폭을 줄여 팹리스(Fabless)가 원하는 고성능 칩을 적기에 생산하는 역할에 그치지 않고,칩 쓰임새의 맞는 강점을 살리는 솔루션을 내놓으면서 칩 성능 발전의 속도를 높였죠.
FI-WLP(왼쪽)와 FO-WLP 구조.FO 기술은 I/O단자가 칩 외부 패키지에도 배치되며 전기 신호 밀도가 올라간다.[ⓒSK하이닉스 뉴스룸] 대표적인 사례가 애플 실리콘에 적용된 팬아웃웨이퍼레벨패키지(FO-WLP)입니다.기존 컨벤셔널 패키지 방식은 웨이퍼를 칩 단위로 자른 뒤 기판에 붙여 패키징 했지만,TSMC는 웨이퍼 단위에서 전기적 연결·몰딩까지 패키징하는 방식을 취했습니다.여기에 전기적 신호를 전달하는 입출력(I/O)단자를 외부로 많이 배치한 팬아웃 기술까지 적용했죠.
이러한 패키징 방식을 활용하면 기판,
마스체라노와이어 연결이 필요 없어 원가 절감은 물론 패키징 소형화,칩 생산 시간 단축이 가능합니다.팬아웃 기술로 더 많은 I/O단자 배선을 집적한 만큼 전기 신호 전달 성능도 좋아지겠죠.이 기술 덕에 애플은 얇으면서도 높은 전기 신호 밀도를 갖추고,발열까지 잡은 '괴물 칩'을 얻게 됐습니다.
젠슨 황 엔비디아 창립자 겸 CEO가 2일(현지시간) 대만 타이베이에 위치한 국립 타이베이 대학교 스포츠센터에서 엔비디아 컴퓨텍스 2024 기조연설을 가진 자리에서 블랙웰 기반 플랫폼을 손에 들고 있다. 최근 각광받는 이종접합 패키징의 사례는 엔비디아의 AI용 GPU 카드입니다.범용 컴퓨팅 처리용 GPU(General-Purpose computing on GPU,
마스체라노GPGPU)라고도 불리는데요.
GPGPU는 메인칩셋(GPU)과 D램을 개별로 인쇄회로기판(PCB)에 부착했던 기존 방식과 달리,
마스체라노메인칩셋·메모리를 하나의 기판에 수평으로 부착해 패키징하는 시스템온패키지(SiP) 구조를 띱니다.부착된 메모리 역시 실리콘관통전극(TSV)으로 여러 D램이 수직 적층된 고대역폭메모리(HBM) 형태죠.엔비디아의 A100,H100·200 등은 TSMC의 2.5차원(2.5D) SiP 기술인 '칩온웨이퍼온서브스트레이트(CoWoS)'로 만들어졌습니다.
SiP로 만들어진 GPGPU 카드는 GPU와 메모리의 이종접합으로 보다 데이터 전달이 가능합니다.서로 떨어져 있던 메모리-GPU 간 거리가 짧아지며 신호 전달 속도가 높아지고,
마스체라노HBM의 대역폭을 활용해 AI 모델과 같은 대규모 데이터 연산 성능을 극대화한 구조입니다.
이는 회로 초미세화에 집중한 단일 시스템온칩(Monolithic SoC)만으로는 해결할 수 없는 성능 향상을 가져왔다는 점에서 의미가 있습니다.첨단 패키징 기술이 무어의 법칙을 연장시킨 대표적 사례라고 할 수 있겠죠.
물론 현재 SiP 기술은 갈 길이 멀다는 평가를 받습니다.프로세서와 메모리 외 시스템 구성 요소를 이루는 기능을 모두 패키징할 수 없을 뿐더러,성능 대비 비용적 이점이 크지 않기 때문입니다.TSV 연결을 위해 활용하는 실리콘 인터포저 공정 난도가 높다는 점도 무시할 수 없습니다.엔비디아의 GPGPU 카드 가격이 천정부지로 치솟았던 것 역시 낮은 GPU의 비용적 이점,비싼 실리콘 인터포저 공정이 원인이었죠.
최근에는 이러한 가격 문제가 해결될 기미를 보이고 있습니다.GPGPU를 보완할 신경망처리장치(NPU)의 등장과 함께 새로운 패키징 기술이 상용화를 준비하고 있어서죠.칩 기능을 쪼개어 비용을 낮추는 SiP 기술 칩렛(Chiplet),TSV 대체 공정 등이 대안으로 떠오르는 중입니다.
단일 SoC(왼쪽)와 칩렛의 구조 차이 [ⓒSK하이닉스 뉴스룸] 칩렛은 단일 SoC를 여러 기능으로 쪼개 별도의 웨이퍼로 제조한 다음,각 칩을 TSV 등 방식으로 연결한 SiP 기술입니다.이를 활용하면 고성능으로 제작할 필요가 없는 아날로그 기능을 10나노대 이상의 성숙 공정으로 제작할 수 있어 비용 절감이 가능해지죠.그만큼 칩 크기가 커지고 인터커넥트 기술의 난도가 커지지만,단일 SoC 대비 높은 성능을 낮은 비용으로 제작할 수 있는 강점이 있습니다.
AMD가 고성능컴퓨팅(HPC)용 칩셋을 칩렛으로 상용화하며 경쟁력을 입증했고,엔비디아 역시 차세대 GPGPU인 GH100 등에 칩렛 구조로 적용하면서 비용을 낮추기 위한 시도를 진행하고 있죠.이밖에 삼성 파운드리를 위시한 디자인솔루션파트너(DSP)들도 NPU에 최적화된 칩렛 플랫폼을 만드는 데 열중하고 있습니다.
2.5D(수평)였던 SiP가 향후 3D(수직 적층)로 변화하면서 비싼 TSV 공정을 대체할 방안도 여럿 거론이 되고 있는데요.구리재배선(RDL) 인터포저나 실리콘 브릿지를 활용한 방안이 사례입니다.이밖에 실리콘을 유리로 대체한 글래스 인터포저 등에도 관심이 높아지고 있습니다.
이러한 첨단 패키징 기술은 향후 반도체 트랜지스터 구조 변화에 따라 더욱 발전을 거듭할 것으로 예상됩니다.게이트올어라운드(GAA)와 함께 적용될 후면전력공급기술(BDPSN),GAA 이후 세대인 CFET(Complementary FET)과 적용될 웨이퍼투웨이퍼 하이브리드 본딩(W2W) 등이 그러합니다.
파운드리는 물론 메모리·팹리스 업계가 이에 관심을 둔 만큼,'무어의 법칙'을 연장할 패키징 기술 주도권을 잡기 위한 경쟁도 한층 치열해질 전망입니다.
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![FI-WLP(왼쪽)와 FO-WLP 구조.FO 기술은 I/O단자가 칩 외부 패키지에도 배치되며 전기 신호 밀도가 올라간다.[ⓒSK하이닉스 뉴스룸]](https://imgnews.pstatic.net/image/138/2024/06/19/0002175634_002_20240619060013004.jpg?type=w647)
![단일 SoC(왼쪽)와 칩렛의 구조 차이 [ⓒSK하이닉스 뉴스룸]](https://imgnews.pstatic.net/image/138/2024/06/19/0002175634_004_20240619060013084.png?type=w647)
